选用FastStartup两步调装备　FPGA加快体系发动时刻

在嵌入式运用中，体系有必要满意极端严厉的时序需求，如敞开电源后电子体系进入可操作状况所需求的时刻。PCI Express(PCIe)产物或汽车运用中根据操控器局域网络(CAN)的电子操控单元(ECU)就是具有严厉时序需求的电子体系运用实例。

为满意汽车和PCIe运用范畴严厉的发动时刻需求，赛灵思(Xilinx)Automotive、赛灵思研讨试验室以及德国卡尔斯鲁厄技能研讨所协作投入研制作业，设法藉由两个步调的现场可编程门阵列(FPGA)装备办法处理此问题。 透过Fast Startup可分两步调装备FPGA组件，而非运用单一(整片)的全组件装备。当透过榜首优先比特流敞开电源时，测验人员仅先加载时序要害模块，再加载非时序要害模块。这种办法可削减初始装备数据，进而大幅下降时序要害描绘中FPGA组件的发动时刻。 Fast Startup答应FPGA描绘以最快时刻发动描绘的要害模块，其速度比规范全装备办法要快得多。尽管在本质上Fast Startup运用有些重装备，但两者概念仍有所不同。有些重装备的初衷是将完好描绘作为可在运作时，可修正的初始装备运用。相反的，Fast Startup已运用一个初始的有些比特流，在敞开电源时仅装备FPGA组件的一个特定区域。初次装备仅包括完好FPGA描绘中有必要装备和疾速运作的有些。剩余有些则在之后运算作业中，运用有些从头装备进行装备。 Fast Startup的东西流程依靠描绘保管流程树立对准时序要害子体系及非时序要害子体系的有些比特流(图1)。描绘保管流程将FPGA描绘分割为逻辑模块(或称为分区)。分区构成了层次鸿沟，将内部模块与描绘中的其它组件彼此阻隔。分区一旦履行(即完结规划和布线)，就能被其它运作导入，依照每个实例中完全一样的办法履行该分区的模块。因而，运用Fast Startup办法的榜首步是将完好的FPGA描绘分红富含时序要害子体系的高优先级分区和对准其他组件的低优先级分区等两有些。 图1 Fast Startup东西流程晋升运作功率FPGA依凹凸优先级分区履行

 为尽可能得到较小的高优先级分区有些比特流，描绘中有一些问题需要思考。首要，该分区有必要只能包括时序要害组件，或者是如ICAP体系履行低优先级的有些重装备组件。取得小规模初始有些比特流的要害是运用较小的区域来履行高优先级分区。也就是说，开发人员有必要将这个分区限制在FPGA中的一个恰当区域中。 为了在FPGA中找到抱负的物理方位，这个区域有必要为该描绘供给恰当的资源。运用该区域以外的资源尽管也是可行，但这么做有可能会阻碍FPGA描绘中非时序要害有些的资源。 当开发人员已对FPGA进行分区，且已找到这些分区的恰当区域后，下一步就是运用一个空的低优先级分区来履行高优先级分区。得到的比特流富含许多对准未运用资源的装备架构，描绘人员可删去这些架构，即可取得对准开始装备高优先级分区的有用有些比特流。 至于树立低优先级的有些比特流，则首要要树立富含高优先级分区和低优先级分区这两个分区的完好FPGA描绘。从曩昔的履行导入高优先级分区，进而保证其履行办法与本来一样。 关于赛灵思Virtex-6组件而言，有些重装备流程适用于上述所有的状况。这样就会主动得到对准低优先级分区的有些比特流。因为Spartan-6组件系列不支持有些重装备流程，在履行对准Spartan-6描绘的Fast Startup时，可运用对准差异化的有些重装备的BitGen选项，以取得低优先级分区的有些比特流。 在TFT显现器上验证Fast Startup装备 为了在硬件中验证Fast Startup装备办法，可在一块Virtex-6
ML605板和Spartan-6 SP605板上履行此办法。因为Virtex-6的运用布景源自视讯范畴，用户接通视讯体系电源时，总希望能马上看到体系有所呼应，而不必等候数秒。因而，在图2所展现的体系中，为一个装备薄膜晶体管(TFT)操控器的高优先级子体系可敏捷点亮TFT屏幕。关于其它低优先级运用，第二个描绘则供给了对以太网络中心、通用异步收发器(UART)和硬件定时器。 
 图2装备TFT操控器的高优先级子体系可敏捷运作TFT屏幕因而，运用带有保密接口(BPI)的外置闪存作为装备接口，一旦初始高优先级比特流装备完该处理器子体系，在BRAM外运作的软件就会初始化TFT操控器，并将数据写入DDR内存中的架构缓冲器。这样就能保证发动时，屏幕敏捷显现在TFT上面。之后，从BPI闪存中读出第二个比特流，并装备低优先级分区，处理器子体系就可履行如Web服务器等运用程序。 为便利扩大和明晰阻隔两个分区，试验人员运用AXI至AXI桥接器。这也大幅削减穿过两个描绘分区鸿沟的网络。低优先级分区与高优先级分区则同享同一个体系频率。 如表1为FPGA资源运用状况，表2则是传统发动办法、仅有高优先级分区紧缩比特流的发动办法和Fast
Startup装备办法的装备时刻。每种办法都运用BPIx16装备接口，而选用的装备速率为2MHz和10MHz。试验人员运用一台示波器丈量该数据，可得到FPGA的「Init」和「Done」信号。表2中「紧缩的」字段表明仅有高优先级分区的紧缩比特流。包括两个分区完好的FPGA描绘紧缩比特流将到达3.1MB。