在同步式降压转换器中 Cdv/dt 感应导通的测量与分析

同步式降压转换器是目前电源稳压器中最常见的设计方式，与普通的降压转换器比较，采用同步式设计可以透过将飞轮萧特基(Schottky)二极管以MOSFET取代来作为同步整流器，大幅降低导通时的耗损，这意谓着将可得到大幅提升的转换效率，带来更高的功率密度，而这也正是所有功率转换设计上最重要的参数。 

合宜的MOSFET与驱动器最佳化设计，搭配上适当的电路板布局安排，都对转换效率有着重大的影响，如果能够事先取得各种功率耗损的详细信息，还可大幅简化设计的程序。大部份的MOSFET耗损都相当容易测量，但还有低电压端MOSFET因Cdv/dt感应导通所带来的耗损需要加以考虑，因为它所造成的功率耗损由于需要特殊的测试设备，因此相当难取得，不过目前已经有简单的技术可以很精确地量测出这部份的耗损。 

同步式降压转换器是目前电源稳压器中最常见的设计方式，与普通的降压转换器比较，采用同步式设计可以透过将飞轮萧特基(Schottky)二极管以MOSFET取代来作为同步整流器...

Cdv/dt感应导通机制的研究 

表1为同步式降压转换器的基本结构，其中还描述了同步FET Q2的等效寄生电路，在控制用MOSFET Q1的导通切换过程中，由于米勒效应(Miller effect)与Q1的导通延迟，整个输入电压并不会立即出现在Q2的汲极上，另一方面，Q2上的汲极电压会产生透过闸汲极间米勒效应电容Cgd产生一个感应电流，这个感应电流会在Q2的内部闸极电阻Rg与外部闸极电阻Rext上产生压降，并对Q2闸极上的闸源极间电容Cgs充电。Q2上闸极感应电压的大小为dv/dt、Cgd、Cgs与整体闸极电阻的函数，其中闸极驱动电流也在决定Cdv/dt感应电压上扮演了重要的角色，这个现象可以用来做为量测导通耗损的方法。 

暂且不管闸极驱动电流，如果闸极感应电压超过了MOSFET Q2的临界电压，那么Q2就会在Q1导通时不当地被导通，造成的结果是，一个冲过电流(shoot through current)将由输入电压经由Q1与Q2流到共享电路上，那么MOSFET Q1就必须承受负载与冲过电流，而Q2则需传导多余的冲过电流，这些电流将造成Q1与Q2上的功率耗损，并且带来接面温度的上升与电源效率的下降。表2为表1中同步式降压转换器Q2波形与Q1导通波形的相对关系。 

依切换频率、输入电压与负载情况的各种不同组合，Cdv/dt造成的耗损可能会很重大。 

测量Cdv/dt耗损的实用方法 

基本上对于Cdv/dt感应功率耗损的分析计算相当不实际，原因是许多相关的参数并无法简单地取出或精确地模拟，一个变通的方式是透过比较两个参数大多相似，但在有关Cdv/dt感应导通上相异的同步FET来达成。 

其中第一个同步FET在没有Cdv/dt感应导通时关闭，但第二个同步FET在选择上则以Cdv/dt感应闸源极电压够高，足以导通电路并造成额外的切换耗损为条件，那么Cdv/dt感应导通耗损就可以透过比较每个实验的耗损来取得。 

这个方法虽然说可以达到精确的结果，但却需要完整的同步FET组件特性数据，不幸的是，这却必须使用许多工程师无法取得的特殊测试设备才能达成，同时也需要详细的电路内波形以及电路内效率与组件工作温度的测量，因此相当耗时，对大部份的设计工程师而言基本上并不实际。 

表3中的电路提供了设计工程师测量Cdv/dt感应功率耗损一个更快更实用的方法，采用能够产生可调整负向闸源极偏压的特别闸极驱动电路设计，这个负向偏压的主要目的是要将感应闸极电压偏移到低于闸极临界电压。透过加上足够的负向偏压，我们可以完全消除Cdv/dt感应导通所带来的耗损，这样就可以透过比较具有或没有Cdv/dt感应导通情况下的整体电路耗损来取得Cdv/dt的耗损。 

表中的电路会在同步FET关闭时产生负向闸极驱动电压，这个负向电压会避免同步FET因Cdv/dt效应而导通，其中电容Cs的目的是将由驱动芯片送来的标准闸极驱动信号，转变为与导通时间成正比、拥有正向与负向值的交流AC信号，其中V+的目的是将新闸极驱动信号加以偏压，以允许负向闸极偏压改变以便取得Cdv/dt的感应功率耗损，并找出最佳的负向闸极驱动电压。 

表4显示了不包括控制功率、电路板与电感耗损，使用一个单一控制用FET与单一同步FET结构，在12V输入、1.7V输出、1MHz切换频率与20A电压稳压模块上的耗损测量结果，其中Vgs在导通时固定为5V以便让导通电阻RDS(on)与导通耗损固定，而断开时的闸极驱动电压则在0到低于-2V下变动，采用这样的方式，所有的测得功率耗损差就与Cdv/dt耗损有关。 

表4中的曲线显示，代表着就算是负向闸极偏压超过-2V时耗损还是维持不变，也就是说，所有的Cdv/dt感应功率耗损已经完全被移除，这个表同时也显示出，这些耗损形成了同步式降压转换器整体耗损的大部份，基本上Cdv/dt所造成的耗损占整体耗损超过18%。 

Cdv/dt感应耗损对组件与电路设计的影响 

Cdv/dt感应耗损对于组件与电路设计都带来了挑战，特别是对高频稳压器以及具有较高输入电压的稳压电路设计，这包含了膝上型计算机的交换式稳压器，它的常见输入电压为19V。 

高临界电压MOSFET与降低米勒电容可避免Cdv/dt感应导通 

为了避免Cdv/dt感应导通情况，Q2的闸极电压不能在Q2汲极电压上升到最大值之前超过组件的临界电压，而这个值则由稳压器的输出电压决定。其中一种解决方式是选择具有较高临界电压的MOSFET组件，另一个解决方案则是降低米勒电容Cgd，或者是提升闸源极电容Cgs来延长充电时间并降低Q2闸极的峰值感应电压。 

但是请注意较高的输入电压代表了较高的Qgd电荷，因此也为Q2带来更高的电荷比(charge ratio)，这也就是为什么具有较高输入电压的稳压器，例如那些在膝上型计算机中的应用，会在Cdv/dt感应导通上带来较困难的设计挑战。 

维持Cdv/dt感应能降低同步FET电压突波与Vds震铃 

事实上，Cdv/dt感应导通有一个好处，就是它能够降低同步FET上的电压突波与Vds的震铃现象，主要是因为本体二极管反向回复与回路寄生感抗所造成。 

除了降低EMI之外，突波的降低让我们可以在切换频率通常为300kHz的桌上型与低级服务器等应用中的12V输入处理器电源设计上采用更有效率的20VN组件，因此，在某些应用上，电荷比不仅能够改善EMI，同时还能提升整体负载效率或降低成本。也因此设计者有时会面临是要避免Cdv/dt感应导通情况来将电路效率提升到最高，或者是利用它来降低过度寄生震铃效应的抉择，MOSFET组件的设计者通常透过将包装感抗与本体二极管反向回复时间降到最低，并藉由最佳硅芯片设计来控制Cdv/dt的容忍范围来取得最佳的平衡值。 

以标准的MOSFET包装，如SO8与D-Pak来看，包装寄生感抗为回路感抗的主要来源，如果在包装内使用高Cdv/dt容忍度的硅芯片，那么由感抗与本体二极管反向回复电流所造成的Vds震铃现象很可能在12V输入电压的情况下轻易地超过30V，高尖峰电压以及震铃信号可能会造成过大的EMI，并降低控制器与驱动电路的可靠度。 

低感抗包装在另一方面则可以提供高Cdv/dt容忍度与低震铃现象的较佳组合，众所周知，低感抗包装技术如DirectFET可以降低切换点电压震铃达50%。 

应用实例—笔记型计算机应用的MOSFET CR 

当切换频率高达1MHz时，Cdv/dt感应耗损的影响就变得相当重大，但就算是在200～500KHz的工作频率下，依应用的不同，感应耗损也可能会形成一个严重的问题。以实际例子来看，我们将三个具有表5中所列参数的组件应用在笔记型计算机的稳压器设计中作为同步FET，转换器输入电压为19V，输出电压为1.3V，表6则比较了三个组件所分别测量到的效率值。